華為申請“三進(jìn)制邏輯門電路”相關(guān)專利，提高信息密度和計算效率

4 月 7 日消息，國家知識產(chǎn)權(quán)局信息顯示，華為技術(shù)有限公司 3 月 18 日公布了一項名為“三進(jìn)制邏輯門電路、計算電路、芯片以及電子設(shè)備”的專利，公開號為 CN119652311A，申請日期為 2023 年 9 月 18 日。

專利摘要顯示，本申請?zhí)峁┮环N三進(jìn)制邏輯門電路、計算電路、芯片以及電子設(shè)備，本申請?zhí)峁┑娜�進(jìn)制邏輯門電路可以實現(xiàn)輸入邏輯值的加 1、減 1。基于該三進(jìn)制邏輯門電路，利用三值邏輯的 27 種單變量函數(shù)，將該三進(jìn)制邏輯門電路應(yīng)用于三進(jìn)制邏輯電路中，可以實現(xiàn)簡化三進(jìn)制邏輯電路的結(jié)構(gòu)的目的，可以減少三進(jìn)制邏輯電路中的晶體管數(shù)量，降低三進(jìn)制邏輯電路的功耗，以及提高三進(jìn)制邏輯電路的計算效率。

IT之家附專利文件背景技術(shù)信息：

隨著大數(shù)據(jù)時代的到來，處理龐大的數(shù)據(jù)量要求芯片具有更高的計算性能。目前通過簡單地縮小晶體管的尺寸來提高芯片的計算性能變得更加困難，因此需要通過設(shè)置大規(guī)模的集成電路，達(dá)到提高芯片的計算性能的目的，但是大規(guī)模的集成電路會帶來更高功耗以及互聯(lián)復(fù)雜度。

三進(jìn)制邏輯是利用三值邏輯來提高信息密度，三進(jìn)制邏輯能夠超越二進(jìn)制邏輯的計算性能，因此三進(jìn)制邏輯電路的計算性能高于二進(jìn)制邏輯電路的計算性能。三進(jìn)制邏輯門電路是構(gòu)成三進(jìn)制邏輯電路的基礎(chǔ)單元，因此三進(jìn)制邏輯門電路的設(shè)計至關(guān)重要。